Разработчик FPGA (Verilog/VHDL)

Описание

ООО "СЭБЭП" - инжиниринговая компания. Краткое описание: Разработка проектов в области беспроводных систем связи. Чем предстоит заниматься: Проектирование архитектуры аппаратных модулей, IP-ядер и FPGA-проектов, их имплементация, верификация и сопровождение; Реализация алгоритмов по цифровой обработке сигналов; Разработка и отладка FPGA-проектов для Xilinx FPGA; Разработка функциональных тестов в среде Verilator; Поддержка существующих продуктов; Написание документации на разрабатываемые аппаратно-программные средства. Опыт кандидата: Разработка в сфере ПЛИС от 3 лет. Уверенное владение языком Verilog/SystemVerilog (предпочтительно применение SystemVerilog). Знание языка VHDL. Знание языка tcl, достаточное для взаимодействия с Vivado. Опыт работы с Xilinx Vivado в gui и batch режиме (project/non-project flow). Опыт разработки на C\C++. Опыт в области цифровой обработки сигналов. Желателен опыт разработки драйверов для IP-ядер. Условия: График работы 5/2, выходные суббота и воскресенье, гибкое начало рабочего дня; Офис в 15-ти минутах пешком от ст. метро Московские ворота; Официальное оформление в соответствии с ТК РФ, стабильная официальная заработная плата в полном объёме с выплатами 2 раза в месяц, премии за достижения в работе по проектам; Премия по окончании календарного года («13-я зарплата»); ДМС по окончании испытательного срока; Работа в дружном коллективе; Испытательный срок – до 3х месяцев; Заработная плата конкурентная, зависит от Ваших навыков и квалификации.