Verification Engineer (SystemVerilog/UVM)

Описание

Локация: Офис в Москве (м. Аэропорт), гибкий графикКомпанияАккредитованный отечественный дизайн-центр микроэлектроники, создающий высокопроизводительные процессорные ядра и системы-на-кристалле с 1995 года.Что делатьВыполнять функциональную верификацию отдельных блоков на SystemVerilog по методологии UVM.Подключать и настраивать VIP для различных устройств и интерфейсов.Разрабатывать и поддерживать верификационное окружение.Создавать и оптимизировать тестовые сценарии (constrained-random, directed tests).Анализировать функциональное и кодовое покрытие, улучшая качество тестов.Автоматизировать рабочие процессы с использованием Python, TCL, CMake и bash.ТребованияОпыт верификации или разработки цифровых блоков от 3 лет.Глубокие знания SystemVerilog и UVM.Уверенное владение инструментами симуляции Cadence (Incisive/Xcelium), Synopsys (VCS) или Siemens EDA (QuestaSim/ModelSim).Понимание constrained-random verification, assertions и coverage-driven verification.Базовые знания Python, TCL и CMake для автоматизации.Английский язык на уровне чтения технической документации.Хорошо, если естьОпыт построения сложных multi-agent testbenches.Знание протоколов AXI, PCIe, Ethernet, DDR, USB и др.Владение C/C++ для высокоуровневого моделирования.Опыт работы с GLS (Gate-Level Simulation).Участие в полном цикле разработки SoC от спецификации до tape-out.Культура и преимуществаРабота над сложными проектами (процессоры, нейроускорители, интерфейсные контроллеры).Оформление по ТК РФ и социальные гарантии.ДМС со стоматологией.Льготы для сотрудников аккредитованных ИТ-компаний.Возможности развития: менторство, курсы и профильные конференции.Комфортный офис с собственной инфраструктурой (кафе, вендинг) рядом с м. Аэропорт.