Сортировать:
- по релевантности
- по дате
- по зарплате
80 000 - 80 000 руб.
Описание Опыт верификации и/или разработки RTL; Знакомство с архитектурой хотя бы одного современного процессора; Уверенный пользователь RTL симулятора (any vendor); UVM; Хорошее знание Verilog/SystemVerilog; Владение скриптовыми языками (perl/python/tcl/ ...
20.08.2025