Сортировать:
- по релевантности
- по дате
- по зарплате
80 000 - 200 000 руб.
Описание Требования: Знание языков описания аппаратуры VHDL/Verilog. Знание сред разработки: Xilinx Vivado, ISE Modelsim или Active HDL, MATLAB. Знание основ цифровой обработки сигналов (фильтрация, модуляция, FFT, и тд). Готовность изучать стандарты ...
03.07.2025