Сортировать:
- по релевантности
- по дате
- по зарплате
... . Что мы ожидаем от будущего члена команды: Опыт разработки RTL для ASIC от 3 лет; Отличное знание Verilog/System Verilog; Опыт использования RTL симулятора от 3 лет (любой вендор); Знакомство с архитектурой современных процессоров, знание современных SoC ...
25.12.2025