Сортировать:
- по релевантности
- по дате
- по зарплате
... интеграция сложных функциональных модулей для ASIC; Подготовка необходимых вспомогательных блоков, таких ... будущего члена команды: Опыт разработки RTL для ASIC от 3 лет; Отличное ... знание Verilog/System Verilog; Опыт использования RTL ...
25.12.2025
... приглашает Старшего инженера по разработке RTL (Digital signal processing accelerators). ... : Разработкой сложных функциональных модулей для ASIC на Verilog/SystemVerilog. Что мы ... Знание Verilog/SystemVerilog; Опыт использования RTL симулятора от 3 лет (any ...
25.12.2025