Сортировать:
- по релевантности
- по дате
- по зарплате
... приглашает Старшего инженера по разработке RTL (Digital signal processing accelerators). ... : Разработкой сложных функциональных модулей для ASIC на Verilog/SystemVerilog. Что мы ... Знание Verilog/SystemVerilog; Опыт использования RTL симулятора от 3 лет (any ...
25.12.2025